2nm芯片戰一觸即發：台積電先發制人，蘋果率先吃雞

2024-07-18科技

差不多一個月前，蘋果 COO 傑夫·威廉斯 (Jeff Williams) 低調到訪台積電，根據媒體報道，此行就為一件事：

確保給到蘋果的 2nm 產能。

沒辦法，台積電的產能實在太搶手了。不管手機芯片廠商、PC 芯片廠商，還是 AI 芯片廠商都在爭奪台積電「相對有限」的產能，以至於面對台積電的漲價也欣然接受，輝達創始人兼 CEO 黃仁勛甚至公開力挺台積電漲價。

而後，台積電的市值一度沖上 1 萬億美元。

不過還好，還沒有廠商能與蘋果爭奪台積電 2nm 的先發產能。據供應鏈目前透露，作為台積電最大客戶，蘋果已經規劃在明年的 M5 芯片上先發采用台積電 2nm 工藝。

就在本周，台積電將提前啟動 2nm 的試產。據工商時報援引業內人士報道，台積電 2nm 制程將於本周試產，蘋果 M5 芯片不僅拿下 2025 年首批產能外，也將率先匯入下一代 3D 先進封裝工藝 SoIC（系統整合芯片）。

因為相對 AI 芯片采用的 CoWos 封裝工藝更簡單，所以預期 SoIC 封裝工藝的產能將在明年擴大至少一倍，也就是每月 8 千片以上。

當然，2nm 不是台積電的獨角戲， 三星以及英特爾也都希望在這個節點縮短與台積電之間的差距，甚至實作超越。

圖/三星

7 月 9 日，三星就在官網確認，日本人工智慧公司 Preferred Networks（PFN）提前預訂了三星 2nm 的產能，用來生產旗下第二代 AI 芯片。而英特爾這邊，不僅準備了 20A（2nm）制程工藝，同期還有 18A（相當於 1.8nm）工藝。

但無論是台積電、三星還是英特爾，他們的最新計劃都是計劃在 2025 年投入量產，屆時將是一場史無前例的 2nm 大戰。

蘋果 M5 先發，還有 SoIC 全新封裝工藝

在今年 5 月 23 日的一場論壇上，台積電工藝開發副總經理張曉剛透露，目前 2nm 工藝開發進展順利，「按計劃 2025 年左右可實作量產。」

在 2nm 工藝節點上，台積電的準備可謂全面。首先是在晶體管架構上，台積電終於要在 2nm 工藝上采用全新的 GAA（Gate-All-Around）晶體管架構。不同於傳統的 FinFET 架構，這種技術能夠在效能和功耗上實作顯著提升。

關於 GAA 技術，在【3nm 的芯片戰爭，才剛剛開始】中有過比較詳細的介紹，其中就談到：

計算效能最底層其實就是晶體管的「一開一關」，代表了二進制中的「0」和「1」，更底層是對晶體管內通道（又稱溝道）的控制能力。FinFET 第一次將通道從橫向轉為豎向，而三星采用了寬通道（奈米片）的 GAAFET 技術，在單位面積內支持更多通道的控制……

晶體管架構變遷，圖/三星

總而言之，GAA 晶體管是大勢所趨，不過不同於三星在 3nm 節點上就匯入這種晶體管架構，台積電早早就定下在 2nm 節點匯入的計劃。

此外，台積電的 2nm 工藝還可能引入了背面供電技術，這種技術透過在芯片背面布置電源軌，減少了電源傳輸路徑中的阻抗，提高了電源效率和訊號完整性。簡 言之，就是提高透過電源利用率，來提高芯片的能效。

但盡管台積電此前表示，將在 2026 年將背面供電技術率先匯入 N2P 工藝（台積電 2nm 的一個版本），最近卻有報道指出，N2P 仍將采用常規供電電路。

不過可以肯定的是，台積電 2nm 工藝的全系版本都將增加全新的 NanoFlex。

圖/台積電

在今年 4 月的北美峰會上，台積電專門提到了 NanoFlex 技術，並表示 NanoFlex 將使芯片設計人員能夠在同一塊設計中混合和匹配來自不同庫（高效能、低功耗、面積高效）的單元，從而使設計人員能夠微調其芯片設計，以最佳化效能、功率和面積（PPA）。

另外根據台積電官方介紹，台積電 2nm 將於 2025 年下半年開始量產。而與 N3E 節點（台積電第二代 3nm 工藝）相比， N2 工藝在相同功耗下的效能提升了 10%到 15%，在相同效能下功耗降低了 25%到 30%。

這些改進使得 2nm 工藝能夠在高效能計算和行動裝置中發揮關鍵作用，不管是智慧型手機、PC，還是紅得發紫的 AI 芯片都將受益於這種技術提升，實作更強的算力和更低的功耗。

台積電工藝路線圖，圖/台積電

但還不只如此，台積電的 2nm 制程工藝還配套全新一代的封裝工藝。

除了在晶體管架構和電源管理上的創新，台積電在 2nm 工藝中還引入了全新的 SoIC（System on Integrated Chips）封裝技術。SoIC 技術能夠將多個芯片垂直堆疊在一起，透過矽通孔（TSV）實作高效的電氣互連，形成緊密的三維結構。

與傳統的封裝方式相比，SoIC 技術不僅能夠大幅提升芯片的整合度和功能密度，還能顯著降低系統的功耗和延遲。

在此之前，台積電 CoWoS 封裝工藝已經「征服」了輝達、AMD 等大量芯片設計廠商的 AI 芯片，讓他們離不開台積電。 在最新一代的 MI300 AI 芯片上，AMD 還率先采用 SoIC+CoWoS 的封裝方案。

MI300，圖/ AMD

但在 AMD 之後，蘋果 M5 系列可能是最先大規模采用 SoIC 封裝工藝的產品。

同時作為台積電最大的客戶，蘋果也不意外是台積電 2nm 工藝的先發客戶。按照目前流出的資訊，M5 處理器將整合更多的核心、更高的頻率和更強大的圖形處理能力，進一步提升蘋果裝置的效能和使用者體驗。

三星緊追不放

在 2nm 工藝的競爭中，三星依然對台積電緊追不放。

在 3nm 工藝節點上，三星的表現並不盡如人意，第一代 3nm 工藝（SF3E）主要用於加密貨幣礦機芯片，始終沒能在更廣泛的市場上——比如手機、PC、HPC 等領域取得成功。

三星在 3nm 工藝上的失敗主要歸因於良率問題和效能未達預期，這導致許多客戶轉向競爭對手。所以為了應對這些挑戰，三星聲稱在今年的第二代 3nm 工藝（SF3）中下「足了功夫」，其中之一是：

改名為「2nm 工藝」。

此前，Digitimes、ZDNet Korea 援引不同訊息源指出，三星已經向客戶和合作夥伴通知「第二代 3nm 工藝」更名為「2nm 工藝」，有業內人士還表示收到了三星關於更名的通知，還需要重新簽訂合約。

這不是三星第一次更名制造工藝了。 2020 年，在從 7nm 過渡到 5nm 工藝時，三星就曾將「第二代 7nm 工藝」更名為「5nm 工藝」。

不過真的假不了，假的真不了，三星真正的 2nm 工藝（SF2）計劃於 2025 年投入量產。

三星工藝路線圖，圖/三星

在 6 月舉辦的 VLSI 技術研討會（全稱「超大規模積體電路國際研討會」）上，三星就介紹了其采用 GAA 晶體管技術的第三代工藝——SF2，也是三星真正的 2nm 工藝。

按照三星的介紹，SF2 將透過引入獨特的外延和整合工藝，「從而最大程度地提高柵極環繞優勢，克服了產品增益與縮放和 GAA 結構沖突的問題。」具體到數據上，這將使其能夠將晶體管效能提高 11-46%，與未指定的基於 FinFET 的工藝技術相比，可變性降低 26%，同時將泄漏降低約 50%。

值得一提的是，SF2 可能也是三星第一個引入背面供電技術的節點。據悉，三星已在兩款 ARM 芯片上測試了 BS-PDN 技術，結果芯片尺寸分別縮小了 10%和 19%，效能和效率最高提升了 9%。

圖/三星

此外，三星在第一代 3nm 工藝中就率先引入了 GAA 技術，這種技術上的重大切換，在一定程度上影響了三星在 3nm 的良率表現。 不過反過來，這也讓三星更早了解和解決匯入 GAA 技術帶來的挑戰。

這種優勢，或許將使得三星能夠在高效能計算、行動裝置和其他需要高效能的套用場景中搶占先機。

為了做到這一點，三星不僅在技術研發上加大投入，還與超過 50 家智慧財產權（IP）合作夥伴合作，持有 4000 多項 IP，試圖構建了一個強大的 2nm 生態系。包括今年早些時候與 Arm 簽署了一項協定，核心就是共同最佳化 Cortex-X 和 Cortex-A 內核，以適應三星的全柵極晶體管制造技術。

廣泛地合作，也有助於三星在 2nm 工藝上取得更大的市場份額。

圖/三星

至少在本月，三星將原本台積電的客戶——日本人工智慧公司 PFN 搶了過來，促成了三星第一份公開的 2nm 芯片代工訂單。

同時，高通也是三星可以爭取的大客戶。今年 2 月有訊息傳出，高通同時向三星和台積電委托了 2nm 芯片的開發和試產，至少說明了驍龍 8 Gen 5 還沒有花落誰家。

英特爾能否後來居上？

當然的，作為半導體行業的老牌勁旅，英特爾在 2nm 節點上的布局同樣不容小覷。英特爾的 2nm 工藝節點被稱為 20A，原本預計將在 2024 年下半年開始量產，但目前也推遲到了 2025 年。

在 20A 工藝上，英特爾也將先發匯入自己的背面供電技術（PowerVia）以及 GAA 晶體管架構（RibbonFET），以進一步最佳化效能和能效。以及透過 Foveros 和 EMIB 等先進封裝技術，來提升芯片的整合度和效能。

不過英特爾的 20A 工藝，更多還是面向內部的芯片設計部門，也更像是初期版本。 真正對外的「2nm 節點」，其實是「四年五代工藝」原計劃的終點——英特爾 18A， 比如微軟就官宣將在未來基於英特爾 18A 工藝制造自研芯片，包括英特爾自家的 Clearwater Forest 也是基於 18A 工藝。