高速先生成員--姜傑
端接可以解決很多反射問題，如果還有問題，有沒有一種可能是端接電阻阻值沒選對？
對於點到點的拓撲，末端並聯電阻的阻值比較容易選擇，端接電阻阻值R與傳輸線特征阻抗一樣即可。
VTT為1V時，端接電阻R分別取30ohm，50ohm，70ohm的接收端電壓如下圖：
可以發現，R與傳輸線特征阻抗同樣都是50ohm時，接收端訊號基本沒有反射。原因是接收器輸入阻抗通常很高，從訊號的角度看，傳輸到末端的訊號感受的阻抗就是端接電阻的阻值，R與傳輸線特征阻抗的匹配消除了阻抗突變引起的反射。
不幸的是，目前的絕大多數DDR的地址控制訊號都是一驅多的拓撲，於是，問題開始變的復雜。
明明DDR的數據訊號速率更高，為啥要更關註DDR的地址控制訊號？數據訊號一般都是點到點的拓撲，而且大多有片上端接（ODT），走線拓撲簡單加上端接加持，訊號質素通常都比較有保障。而DDR的地址控制類訊號的設計難度在於其拓撲的復雜性，一驅多的走線拓撲對訊號質素的影響太大，即便速率相比數據訊號減半。
為了讓大家對端接電阻的作用感受更加明顯，我們選擇了一個難度較大的案例：一驅九的DDR4地址訊號，速率1600Mbps。
由於反射更容易在近端顆粒DRAM1/DRAM2處積累，該處的訊號質素更容易成為瓶頸。
方便對比，先看看不加端接的近端DRAM1訊號。
和預料的一樣，波形是雜亂的，眼圖是閉合的。
再來看看按照原設計的39ohm端接電阻，近端顆粒訊號質素有什麽變化。
顯而易見，波形質素有了較大改善，眼睛也睜開了。但還是會有部份波形落在閾值電平（VIH：690mV；VIL：510mV）的區間內，這種情況下的時序大概率是Fail的。
下面掃描三種端接電阻阻值：25ohm，39ohm和51ohm，近端顆粒訊號的波形對比如下：
可以發現，按照這三種阻值的從大變小，訊號質素是逐漸改善的。
對眼圖的睜開程度進行對比，這種趨勢會看的更加明顯。
為了能看的更清楚，將三個眼圖在時間軸上展開進行對比。
以閾值電平（VIH：690mV；VIL：510mV）作為判決標準，25ohm端接電阻的眼圖可以滿足要求，另外兩個則不達標。
當然了，這是個多負載的拓撲，其它DDR上的訊號也需要關註。透過對比，高速先生發現了一個有趣的現象，同樣的阻值變化，遠端顆粒DRAM9上的訊號質素變化與近端顆粒正好相反。
好在遠端DDR由於更靠近端接電阻，訊號裕量更大，因此可以「損有余而補不足」，即便選擇遠端波形最差的25ohm，眼圖也是可以滿足閾值電平要求的。
那是不是所有的一驅多DDR地址控制訊號，隨著端接電阻阻值變化都有相同的趨勢呢？僅透過這一個案例，高速先生也無法給出一般性的結論。唯一可以肯定的是：前途是光明的，道路是曲折的，阻值是不確定的。拓撲越復雜，速率越高，就越有必要透過仿真確定最優端接電阻阻值。
問題來了
大家知道的最佳化DDR地址控制訊號質素的方法都有哪些？
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