本文由半導體產業縱橫（ID：ICVIEWS）編譯自3dincites
2.5D IC 封裝面臨的制造挑戰有哪些？
人工智慧芯片的封裝就像是一個由不同尺寸和形狀的單個塊組成的拼圖，每一塊都對最終產品至關重要。這些器件通常整合到2.5D IC封裝中，旨在減少占用空間並最大限度地提高頻寬。
圖形處理單元 (GPU) 和多個 3D 高頻寬記憶體 (HBM) 堆疊構成了 AI 難題的主要部份。先進的 IC 基板 (AICS) 為構建 2.5D 封裝奠定了基礎。
在本文中，我們將重點關註該過程的先進封裝方面，以及2.5D IC 封裝中面臨的制造挑戰。
但在討論這個問題之前，我們先來談談什麽是人工智慧。
關於人工智慧
眾所周知，人工智慧只是一種新型的技術工具。它的作用與其他工具的作用相同：使使用者能夠更高效、更輕松地完成任務。以下是不同型別人工智慧的列表，該列表恰好是使用生成式人工智慧建立的。
人工智慧（AI）： 這是一個廣泛的術語，它是一種模擬人類智慧的技術，使機器能夠像人一樣學習、思考和做出決策，從而能夠自主地執行各種任務。
生成式人工智慧（GAI）： 生成式人工智慧是一種可用於建立新的內容和想法（包括對話、故事、影像、視訊和音樂）的人工智慧。人工智慧技術試圖在影像辨識、自然語言處理（NLP）和轉譯等非傳統計算任務中模仿人類智慧。
機器學習 (ML)： 是人工智慧的一個分支，它使電腦能夠從訓練數據中「自學習」並隨著時間的推移而改進，而無需進行顯式編程。機器學習演算法能夠檢測數據模式並從中學習，以便做出自己的預測。簡而言之，機器學習演算法和模型透過經驗進行學習。
深度學習： 這是機器學習的一個子領域，它使用人工神經網路來模仿人腦的學習過程。它專註於神經網路來解決復雜的問題。
上述每一種套用都受益於或需要高效能計算能力。
現在我們已經討論了人工智慧，讓我們進一步探討 2.5D 人工智慧芯片的封裝挑戰。本文將重點討論與矽通孔 (TSV)、微凸塊和 AICS 相關的挑戰。
TSV 挑戰
TSV 是 2.5D 和 3D 封裝的制造和效能難題的關鍵部份。TSV具有極小的臨界尺寸、高長寬比（HAR）和精細螺距，可實作大量輸入/輸出，並為HBM和矽插入器提供垂直電氣通路。
TSV工藝是密集的，需要幾個關鍵的工藝步驟，包括蝕刻，沈積，填充和化學機械平坦化（CMP）。隨著對更薄的矽芯片的需求，減少TSV尺寸，甚至在某些情況下，更高的長寬比，控制精確的尺寸和深度，並行現越來越多的隱藏的缺陷，是保持高成品率的關鍵。
頂部和底部的關鍵尺寸（CD），側壁輪廓和深度都是TSV制造的重要工藝控制參數，因為它們會影響堆疊芯片之間的電效能。如果TSV蝕刻得不夠深，則即使兩個管芯被放置在彼此的頂部，它們也不會被連線。接下來，沈積具有良好均勻性和厚度控制的阻擋層/襯墊材料。電鍍銅填充TSV，其中測量覆蓋層厚度以及檢查銅填充的生長缺陷和空隙至關重要。
至於晶圓的背面，晶圓的正面將暫時粘合到載體上，因此可以減薄背面以露出 TSV。細化過程很重要。必須測量和監控蝕刻 TSV 的剩余矽以進行研磨和毯式蝕刻，以確保均勻地露出 TSV 互連以堆疊芯片或整個晶圓。未能準確測量和檢查背面可能會導致缺陷、變形、電阻和裝置故障，最終導致廢品增加和產量下降。
有助於解決上述挑戰的工具包括用於高級OCD和HAR結構的計量以及自動化高速亞微米缺陷檢測和2D/3D計量系統。
微凸塊挑戰
除了 TSV 之外，微凸塊也是提供 AI 封裝內不同元件之間互連的關鍵元素。除了連線 HBM 堆疊內的各個 DRAM 層和邏輯緩衝區芯片外，微凸塊還將 3D 記憶體堆疊和 GPU 連線到中介層。較大的焊料凸塊還將中介層連線到先進的 IC 基板 (AICS)。
與 TSV 非常相似，微凸塊技術繼續按比例縮小，降低高度、直徑和間距。預計會進一步縮小，並最終需要使用直接銅-銅混合鍵合。這種收縮的主要缺點是保持凸塊電鍍的均勻性——無論是在芯片內還是在整個晶圓上。這變得更具挑戰性。為了使芯片正確連線到下一個元件（無論是 DRAM、邏輯緩衝區芯片、中介層還是 IC 基板），這些凸塊需要具有相同的高度，以確保正確連線。
測量用於構造凸塊的每個金屬膜的單獨厚度也很重要。金屬的選擇及其各自的厚度對於控制器件的效能和可靠性至關重要。
微凸塊的另一個潛在障礙與缺陷有關：殘留物、裂紋、空隙的存在，或者在更大程度上，微凸塊被損壞或移位。在極端情況下，這些缺陷會導致立即電氣短路或連線失敗。然而，其中一些缺陷的影響一開始可能並不明顯，但會慢慢發展並影響裝置的可靠性。
這些挑戰中的每一個如果沒有得到妥善解決，都將影響裝置效能。使用皮秒超音波技術的光聲計量工具可以測量單個金屬膜的厚度和最終的總凸塊高度。2D/3D 計量和檢測工具的組合可以測量凸塊直徑和凸塊高度，以及檢測缺陷，從而提供線上過程控制。
AICS 挑戰
隨著輸入/輸出 (I/O) 密度的增加，單個元件直接與印刷電路板配合的能力成為一個問題。AICS 充當軟體包各個元件之間的橋梁。為了連線上面的中介層以及與之相連的芯片，需要大量的重新分布層 (RDL)。隨著 RDL 層數的增加，重疊錯誤的可能性也隨之增加。
說到 RDL，每個互連線/空間 (L/S) 末端的大型焊盤連線到過孔。著陸墊明顯大於 RDL 的臨界尺寸。這有助於提高重疊容差。然而，這些大型著陸平台限制了設計空間。隨著互連技術要求更精細的 L/S，這個問題只會更加嚴重。這導致需要增加 RDL 層的數量，同時增加成本和潛在的良率損失。
為了緩解這種設計困境，需要更小的 RDL 著陸墊。如果改進工藝覆蓋，則可以實作這一點。為了實作這一目標，光刻系統必須分析並補償在整個構建過程中覆銅層壓板 (CCL) 面板和電介質重復熱迴圈引起的變形誤差。需要準確的計量數據來生成最佳的對準解決方案。然而，該數據通常在光刻工藝完成並測量過孔到 RDL 接合焊盤的覆蓋範圍後即可獲得。分析此重疊數據並將校正反饋回步進器以補償未來面板的面板失真非常重要。
另一個值得關註的領域涉及 AICS 流程的獨特性。對於基於晶圓的器件，有源電路結構僅發生在晶圓的一側。但對於AICS來說，面板的正面和背面都會進行處理。這顯著增加了因表面汙染造成的缺陷而導致產量損失的風險。此外，AICS 每個面板的封裝相對較少。例如，510mm x 515mm AICS 面板只能容納 16 個封裝 (120mm x 120mm)，而扇出面板級封裝 (FOPLP) 則可容納超過 2,300 個封裝。換句話說，AICS 上的一個有缺陷的封裝可能會導致 6.25% 的良率損失，而對於 FOPLP，一個有缺陷的封裝可能會導致 0.04% 的良率損失。隨著 AICS 封裝尺寸增加到 150mm x 150mm，良率挑戰變得更加嚴重：單個有缺陷的封裝故障會導致 11% 的良率損失。
電鍍、幹膜抗蝕劑和增層膜層壓不均勻性、RDL 線缺陷以及更細微的埋藏缺陷（例如層壓下氣泡和顆粒）都會導致良率損失。在每個關鍵步驟之後，透過計量測量和檢查進行更嚴格的過程控制，提醒制造商潛在的過程偏差，以便立即采取糾正措施。AICS 制造是一個漫長的過程，需要數周時間來處理面板的兩面。因此，即時跟蹤每一層的良率可以幫助減少處理有缺陷的基板所花費的時間。
結論
先進封裝只是人工智慧難題的一小部份，但在這個超越莫耳時代，工藝的後端比以往任何時候都更加重要。在本文中，我們概述了人工智慧裝置先進封裝面臨的幾個關鍵挑戰，從測量 CD 和辨識與 TSV 和微凸塊相關的缺陷，到即時跟蹤 AICS 生產過程中的檢測封裝。隨著人工智慧市場推動當前半導體行業的增長，這裏描述的解決方案將成為解決如何滿足快速增長的人工智慧封裝需求難題的關鍵部份。
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